EDA课程设计洗衣机.doc

1、燕 山 大 学 课 程 设 计 说 明 书目 录前 言3第一章 摘 要4第二章 设计方案62.1任务分析62.2设计思路6第三章 Verilog HDL设计源程序7第四章 源程序各部分波形仿真图114.1预置数部分114.2十五进制减法计数器124.3六十进制加法计数器124.4数码管显示部分134.5整体程序波形仿真14第五章 管脚锁定及硬件连线155.1管脚锁定155.2硬件连线15第六章 总 结17参考文献18前 言 面对当今飞速发展的电子产品市场，电子设计人员需要更加实用、快捷的EDA工具，实用统一的集成设计环境，改变传统设计思路，即优先考虑具体物理实现方式，而将精力集中到设计构思、方

2、案比较和寻找最优化设计等方面，以最快的速度开发出性能优良、质量一流的电子产品。今天的EDA工具将向着功能强大、简单易学、使用方便的方向发展。此次课程设计的题目洗衣机，本任务书，首先概括介绍了EDA技术、VerilogHDL硬件描述语言，根据任务书对本课题整体思路进行了介绍，然后分别介绍了主程序各部分的功能，并绘制波形仿真，再次给出实现本任务书所要求的功能及其附加功能的源程序以及波形仿真图，最后进行管脚锁定和外部硬件连线并下箱实现了所有功能。在本次课程设计过程中源程序编译及硬件连接过程中都遇到了很多困难，在老师的耐心指导下完成了本次课程设计。再次特别感谢老师的指导。 第一章 摘 要数字电路主要是

3、基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。1. EDA介绍EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的可开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成

4、芯片的一门新技术。利用EDA技术进行电子系统的设计，具有以下几个特点：（1）用软件的方式设计硬件；（2）用软件的方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；（3)设计过程中可用有关的软件进行仿真；（4）系统现场可编程，在线升级；（5）整个系统可集成在一个芯片上，体积小，功耗低，可靠性高。因此，EDA技术是现代电子设计的发展趋势。2.Verilog HDL Verilog HDL 是目前应用最广泛的硬件描述语言之一，被IEEE采纳为IEEE STD1364-1995(也成为Verilog-1995）和IEEE STD.1364-2001（也成为Verilog-HDL)可以进行算法

5、级（Algorithm）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Gate）和版图级（Layout）等各个层次的电路设计和描述。采用Verilog HDL 进行电路设计于工艺设计无关，这使得设计者在进行电路设计时可以不必过多的考虑工艺实现的具体细节，设计者只需要利用计算机的强大功能，在EDA工具的支持下，通过Verilog HDL的描述，完成数字电路和系统的设计即可，从而提高了设计效率，降低了设计者的劳动强度。 作为硬件描述语言，Verilog HDL具有如下特点：（1） 能够在不同的抽象层次上，如系统级、行为级、RTL级、门级和开关级，对设计系统进行精确而简练的描述。（2）能够在

6、每个抽象层次的描述上对设计进行仿真验证，及时发现及时发现可能存在的错误，缩短设计周期，并保存整个设计过程的正确性。（3）由于代码描述与工艺过程实现无关，便于设计标准化，提高设计的可重用性。如国有C语言的编程基础经验，只需很短的时间就能学会和掌握Verilog HDL，因此，Verilog HDL可以作为学习HDL设计方法的入门和基础。第二章 设计方案2.1 任务分析本次设计题目为洗衣机，任务要求如下：定时到停止）暂停（10S）反转（20S）暂停（10S）正转（20S）定时启动定时未到洗衣机工作时间可在1-15分钟内随时可任意设定（整分钟数）；规定洗衣机运行规律为正转20s、停10s、反转20s

7、、停10s、再正转20s，如此反复；用两个数码管显示洗衣机剩余工作时间，每当电机运行1分钟，显示器自动减1，直到为0时，电机停止运转并有蜂鸣器发声提示。本设计所要实现的具体功能为：1. 在置数信号有效时，通过拨动数字开关完成初始时间的预置，并在数码管上显示；2. 完成初始时间预置后，启动，用发光二极管的亮灭状态表示电动机的正转和反转；3. 电动机工作一分钟后，数码管显示数自动减1，当显示为0时，停止工作，启动蜂鸣器2.2 设计思路 根据任务要求，可确定主程序应包含预置数部分、六十进制加法计数器、十五进制减法计数器、数码管显示部分。 预置数部分：使用LDN为预置信号，用数字开关控制。当LDN=0

8、分别用4个开关控制预置数的十位和各位，完成1-15分钟内任意计数，完成置数后，使LDN=1。当电机开始工作后，若需要重新置数，则再次使LDN=0，然后进行置数。六十进制加法计数器：在完成预置数之后，LDN=1,并给出完成信号RD=1，启动六十进制加法计数器工作，并设置输出量forward（正转），back（反转），cp（周期进位信号）在一个工作周期的1-20秒，使forward=1；在31-50秒，使back=1；完成一个周期计数后，使cp=1。十五进制减法计数器：在预置数完成之后，当cp=1时，减法计数器减1，直至0。当计数到0时，给出输出信号fengming=1。 数码管显示部分：采用两个

9、动态数码管显示洗衣机剩余工作时间，DS8A显示十位数，DS7A显示个位数，设置位选信号SS，当SS=0时，选中DS8A，使输出量为十位上的数；当SS=1时，选中DS7A，使输出量为个位上的数。编辑计数器使得SS在0、1之间交替变换，可使个位与十位的交替显示，设置位选信号的扫描频率(CLK1),使得交替显示频率加快，由于数码管有余晖特性和人眼有视觉暂留现象，可观察到两个数码管同时显示。第三章 Verilog HDL设计源程序根据任务书要求以及附加功能描述，程序设计如下：module xiyiji(CLK,shiwei,gewei,forward,back,fengming,LDN,CLK1,G,

10、SS);input CLK,CLK1,LDN;input3:0shiwei,gewei;output forward,back,fengming,SS;output6:0G;reg3:0OUT;reg6:0G; reg3:0QQ_TEMP,C,Q,C_TEMP;reg forward,back,fengming,RD,CC_TEMP,cp,SS,B_TEMP;reg5:0Q_TEMP;always(posedge CLK) begin if(LDN) if (shiwei!=b0000|gewei!=b0000) begin if (RD) if (Q_TEMP=6b000000&Q_TEMP

11、6b011110&Q_TEMP=6b111100) cp=1; else cp=0; end else begin forward=0;back=0;cp=0;fengming=1;end else begin forward=0;back=0;cp=0;fengming=0;end endalways( posedge CLK) begin if (LDN=0) begin QQ_TEMP=gewei; C_TEMP=shiwei; Q=QQ_TEMP; C=C_TEMP; end else begin RD=1; if(cp=1) if(QQ_TEMP|C_TEMP) begin if(Q

12、Q_TEMP4b0000) QQ_TEMP=QQ_TEMP-1; else if(QQ_TEMP=4b0000) begin QQ_TEMP=QQ_TEMP+4b1001; C_TEMP=C_TEMP-1; end Q=QQ_TEMP; C=C_TEMP; end end endalways(posedge CLK1) begin if(B_TEMPb1) B_TEMP=B_TEMP+1; else begin B_TEMP=b0;end SS=B_TEMP; endalways(posedge CLK1) begin case(SS) b0:OUT=QQ_TEMP; b1:OUT=C_TEM

13、P; endcase endalways(OUT) begin case(OUT) 0:G=b0111111; 1:G=b0000110; 2:G=b1011011; 3:G=b1001111; 4:G=b1100110; 5:G=b1101101; 6:G=b1111101; 7:G=b0000111; 8:G=b1111111; 9:G=b1101111; endcase endendmodule第四章 源程序各部分波形仿真图4.1 预置数部分预置时间情况如下表所示控制端十位各位预置数LDNshiwei3shiwei2shiwei1shiwei0gewei3gewei2gewei1gewe

14、i000000000000000000011000000010200000001130000001004000000101500000011060000001117000001000800000100190000110101000001101111000011100120000111011300001111014000011111151XXXXXXXX0功能说明： 以上置数时，需要在LDN=0时才可。shiwei3:0和gewei3:0分别用数字开关组A组SW1SW8来控制。4.2 十五进制减法计数器下图为波形仿真图，其中O3:0表示预置数的各位，D3:0表示预置数的十位，Q3:0表示数码管显

15、示的预置数的个位，C3:0表示数码管显示的预置数十位，图示波形仿真图已经实现预置数（预置时间为15分钟）功能说明：在LDN=0的时候，完成预置数功能，之后LDN=1，在LDN变为1之后的第一个CLK的上升沿开始自减，到减为0之后不再变化。4.3 六十进制加法计数器功能说明：当预置的数不为0时，start=1时，计数器启动开始工作，当预置的初始时间为0时，计数器停止工作，蜂鸣器蜂鸣提示。4.4 数码管显示部分本任务需要两个数码管显示剩余时间，数码管输入输出各量真值表如下：个位数字数码管显示：输入（个位）SS=1数码管输出数码管显示值Q3Q2Q1Q0hgfedcba0000001111110000

16、100000110100100101101120011010011113010001100110401010110110150110011111006011100000111710000111111181001011001119十位数字数码管显示： 输入（十位）SS=0数码管输出数码管显示值Q7Q6Q5Q4hgfedcba00000011111100001000001101功能说明：SS在0、1之间以一定的频率来回变换，因此观察者可以看到两个数码管同时显示数字，而实际上在同一时刻只有一个数码管显示。当SS=0时，选中DS8A，使输出量为十位上的数；当SS=1时，选中DS7A，使输出量为个位上的

17、数。数码管输入数据不同，输出的7个段信号不同，数码管显示的数就不同。4.5 整体程序波形仿真功能说明：在开始时LDN=0，开始置数，置数完成后开始工作，正转（forward=1），暂停10S，反转20S（back=1）；在12.5us后，LDN=0，重新置数，开始工作，在62.5us后，数码管显示为0，停止工作，蜂鸣器蜂鸣提示（fengming=1）第五章 管脚锁定及硬件连线5.1 管脚锁定程序输入端管脚锁定：程序输入端扩展版下载接口程序输入端扩展板下载接口CLKPin196CLK1Pin193gewei0Pin53gewei1Pin47gewei2Pin46gewei3Pin45shiwei

18、0Pin44shiwei1Pin41shiwei2Pin40shiwei3Pin39LDNPin191程序输出端管脚锁定：程序输出端扩展版下载接口程序输出端扩展板下载接口forwardPin189backPin179SsPin198fengmingPin38G0Pin173G1Pin175G2Pin177G3Pin187G4Pin192G5Pin195G6Pin1975.2 硬件连线 Pin38 Pin53 Pin47 Pin46 Pin45 Pin44 Pin41 Pin40 Pin39 分别为蜂鸣器和A组数字开关SW8 SW7 SW6 SW5 SW4 SW3 SW2 SW1，已经内部连接，

19、不需连线。Pin196CLOCK 信号引脚21 Pin193CLOCK信号引脚11Pin191B组数字开关SW9 Pin189彩色信号指示灯L9Pin179彩色信号指示灯L10 Pin198动态数码管位选信号SS0 动态数码管位选信号SS1 B组数字开关SW10(SW10=0)动态数码管位选信号SS2 B组数字开关SW11(SW11=0)Pin173动态数码管段选信号A Pin175动态数码管段选信号BPin177动态数码管段选信号C Pin187动态数码管段选信号DPin192动态数码管段选信号E Pin195 动态数码管段选信号FPin197 动态数码管段选信号G 第六章 总 结在两周的课

20、程设计过程中，从开始第一天对EDA课设的一无所知，到最后自己编程仿真，自己下箱硬件实验成功，在这期间，学会了不少东西。开始在老师的讲解下，学习了EDA的相关东西，MAX+plus II软件的使用，verilog HDL语言的使用，在拿到自己的任务书之后，开始设计完成自己的课题。在设计过程中，遇到了不少麻烦,首先是看到自己的任务书后觉得很简单，但是却不知道如何下手；再次是每次程序编译都会出错，有些错误不知道是怎么回事，由什么原因引起，经过两周的学习，在老师和周围同学的帮助下，对verilog HDL语言慢慢熟悉，编程思路越来越清晰，从开始的不知所措到最后完成任务要求并附加功能，第一个下箱仿真成功

21、，品尝到成功的喜悦。两周的课设让我深深的懂得，不管做什么事情，一定要踏踏实实，切忌浮躁，尤其是在自己遇到困难的时候。其次，要养成良好的习惯。在这次编程过程中，如果有良好的编程习惯，对于自己的思路有良好的促进作用。最后，感谢吕宏诗老师和张强老师在这次EDA课程设计中对我的指导和帮助。参考文献1.阎石主编. 数字电子技术基础(第五版).高等教等育出版社.2.郑兆兆 李艳艳 周莲莲 吕宏诗 EDA课程设计A指导书3.李国丽、朱维勇、何剑春主编 EDA与数字系统设计（第2版）.机械工业出版社.燕山大学课程设计评审意见表指导教师评语：该生学习态度 （认真 较认真 不认真） 该生迟到、早退现象 （有 无）该生依赖他人进行设计情况 （有 无）平时成绩： 指导教师签字： 2011 年 1 月 14 日图面及其它成绩：答辩小组评语：设计巧妙，实现设计要求，并有所创新。 设计合理，实现设计要求。 实现了大部分设计要求。 没有完成设计要求，或者只实现了一小部分的设计要求。 答辩成绩： 组长签字： 2011 年 1月 14 日课程设计综合成绩：答辩小组成员签字： 2011年 1 月 14 日 共19页 第17页