输入输出接口教学课件.ppt

1、输入输出接口基础接口电路信息I/O接口功能I/O端口编址方式端口地址译码接口信息传输方式查询方式中断方式DMA方式并行接口串行接口6.16.1输入输入/输出接口基础输出接口基础u 接口电路中的信息接口电路中的信息接口电路中的信息接口电路中的信息一、数据信息数字量数字量二进制形式的数据或ASCII码表示的字符。模拟量模拟量连续变化的物理量。接口中用A/D、D/A转换实现计算机与外设的数据传输。开关量开关量只有两个状态的量。只需一位二进制数表示。二、状态信息 反应外设当前工作状态，由外设通过接口送CPU。三、控制信息CPU通过接口发送给外设的信息，以控制外设的工作。数据缓冲 数据寄存、驱动，时间缓

2、冲设备选择 端口寻址信号转换 信号电平、传输格式、数据类别、传输逻辑和时序接收、解释并执行CPU命令错误检测 数据效验中断管理 具备中断控制逻辑，允许中断方式传输可编程 功能可软件改换u I/OI/O接口的功能接口的功能接口的功能接口的功能数据缓冲/锁存器状态寄存器控制寄存器总线驱动地址译码控制逻辑总线外设u 端口编址端口编址端口编址端口编址独立编址：I/O端口与存储器视为独立对象，各自空间可用到最大。寻址时需专门信号配合进行区分00000H0FFFFH10000HFFFFFH0000HFFFFH存储器空间I/O空间00000HEFFFFHF0000HFFFFFH统一编址：I/O端口与存储器视

3、为一体，统一使用地址空间；对I/O端口和存储器的访问使用同一套指令。无需专门信号配合进行寻址区分，但二者挤占空间。统一编址6.2 6.2 接口地址译码接口地址译码一个接口可能有多个端口，每个端口一个地址；高位地址译码后选接口，低位地址选端口。例 现有7个接口芯片，每个芯片32个端口，用74138译码器为其设计地址译码电路（地址线16位，端口地址从0000H开始）ABCG1A5 A6 A7+5VA15 A14 A13A12A11 A10 A9 A8接口选通例 为打印机配置接口地址 378H、379H、37AHCLRACKDATA控制状态数据锁存控制锁存状态读入STROBEAUTOFDXTINIT

4、SLCTIN中断允许ERROESLCTPEACKBUSYDBA0A1A2A374174742747424074245IRQRESET379H37AH378H6.3 6.3 接口信息传输方式接口信息传输方式u程序控制方式 又称为同步方式，是一种软、硬件都十分简单的I/O控制方式，一般用于CPU与数据变化缓慢、操作时间固定的外设之间的数据传输。此种方式下CPU认为外设始终处于就绪状态。输出锁存器输入缓冲器Vcc端口译码电路G1G2ABDBM/IOWRRDl 无条件传送方式l 查询方式（带握手线）查询方式（带握手线）又称条件传送方式，即传送数据之前CPU先要查询外设状态，当外设准备好了才传送。CPU

5、 先向IO设备发出命令字，要求传送数据；从I/O端口读入状态字；检查状态字中的标志，数据交换是否可以进行；CPU在确认缓冲器中已有数据后，发出地址信息，对缓冲器寻址。通过数据总线读取缓冲器中的内容，并存入寄存器中。（输入）CPU在确认输出接口的数据缓冲器空时，发出地址信息，对缓冲器寻址。CPU把要输出的数据通过数据总线送入输出缓冲器中。（输出）查询式输入查询方式输入接口电路输入装置 准备好（选通信号）D触发器Q1三态缓冲器置位（状态信息“准备好”）CPU 由AB发出端口地址 译码后选通数据缓冲器 由DB读数据。地址选通信号同时将D触发器Q清0。数据缓冲器数据缓冲器(8位位)锁存锁存器器输入输入

6、装置装置三态三态缓冲器缓冲器(1位位)RQ D数据端口读选通状态端口读选通数据状态信息选通信号数据5V查询式输出三态三态缓冲器缓冲器(1位位)锁存器锁存器（8位）位）D QR输输出出装装置置查询方式输出接口电路状态端口读选通数据端口写选通5V数据BUSYACKCPU由AB发出端口地址译码后形成数据端口写选通信号 该信号上升沿锁存输出的数据 D触发器置1通知输出装置从锁存器取数据输出装置将数据输出后回送ACK D触发器清0，表示输出装置空闲。数据u 中断控制方式当外设需要传输数据时，向CPU发出中断请求，CPU进入中断服务实现数据传输。在中断控制方式方式下，可免去CPU查询IO端口的任务，节约时

7、间，提高CPU工作效率。特别适合CPU与多个外设同时工作。2 2 中断控制中断控制何谓中断？何谓中断？中断请求中断服中断服务程序务程序CPU现行现行处理流程处理流程中断中断返回返回特点 外部事件(中断源)主动,CPU被动。CPU工作效率提高中断系统的几个概念中断系统的几个概念中断源中断源发出中断请求的来源发出中断请求的来源中断向量中断向量中断服务程序入口地址中断服务程序入口地址断点断点响应中断请求时响应中断请求时CPU现行程序（下一条）待现行程序（下一条）待执行指令的地址执行指令的地址中断优先级中断优先级CPU对中断请求的响应级别对中断请求的响应级别现场现场中断发生时程序的运行状态（主要指中断

8、发生时程序的运行状态（主要指CPU寄寄存器内容和特定状态标志）存器内容和特定状态标志）中断嵌套中断嵌套CPU正在执行中断服务时对更高优先级正在执行中断服务时对更高优先级的中断请求作出响应的中断请求作出响应中断屏蔽中断屏蔽CPU对中断请求不予响应对中断请求不予响应l 中断服务中断服务 中断服务程序由用户自行编制（1）保护现场：保存CPU内部各寄存器的内容，以便在服务程序中可以使用这些寄存器而不致破坏原信息。（2）开总中断：将IF置1，使得在该中断服务期间CPU仍然能够响应更高级的中断请求。（3）具体处理：进行用户的中断服务。（4）关总中断：将IF位清0。（5）恢复现场：将入栈保护的各寄存器内容依

9、次弹出，恢复进入中断服务程序前的状态。（6）开总中断：再次将IF位置1，使返回之后能够再响应。（7）中断返回：执行一句IRET指令，CPU将自动将堆栈中的断点弹出给IP和CS，然后弹出标志寄存器FLAGS，完成恢复断点的操作。这样，程序就可以接着执行被中断的原程序了。当CPU正在进行某一级别中断源的中断处理时，若有更高级别的新中断源发出请求，且新中断源满足响应条件，则CPU应中止当前的中断服务程序，保护此程序的断点和现场，转而响应高级中断。这种多级（重）中断的处理方式称为“嵌套”。l 中断优先级中断优先级按各个外设中断请求的重要程度排列CPU响应的次序称为中断优先级。即同时有多个中断请求到来时

10、，CPU会首先响应和处理优先级别最高的中断请求。当CPU正在处理某个中断时，如果外部又有一个优先级别比本优先级别更高的中断请求，则可以实现中断嵌套。l 中断嵌套中断嵌套中断嵌套必须具备以下几个条件中断嵌套必须具备以下几个条件：（1）原中断的服务程序中，应在保护现场执行完毕后开放总中断（IF位置1）；（2）新到来的中断应具有比原中断高的优先级，同级或低级均不能嵌套；（3）为保护各级中断服务程序的数据不被破坏，所有服务程序中均应有保护现场、恢复现场的指令；（4）每个中断服务程序末尾必须有IRET指令以示结束，从而返回被中断的程序地址处。中断控制接口的功能中断控制接口的功能接收外设（中断源）状态变化

11、，产生中断请求信号中断请求屏蔽接收CPU中断请求响应信号，清除中断请求（复位）传送中断向量（软件配合）中断可被响应的条件：中断可被响应的条件：中断请求触发器置位；中断请求触发器置位；中断屏蔽触发器清零；中断屏蔽触发器清零；CPU内部开放中断；内部开放中断；CPU未处理更高级中断；未处理更高级中断；CPU现行指令执行完；现行指令执行完；端口译码三态缓冲器输入锁存器Q D中断屏蔽触发器输输入入设设备备中断请求INT数据5V中断控制方式输入的接口电路外设准备好数据时，便发出选通信号，该信号将数据打入锁存器，同时使中断请求触发器置1。在中断屏蔽触发器允许的情况下，向CPU发出中断请求INT。CPU回答

12、的 信号清除中断请求。R地址总线数据总线选通信号中断源管理中断判优l 中断处理过程屏蔽过滤正在服务优先级中断服务寄存 中断服务程序中断请求IRQnIR0IR1IRn保存断点保留现场由n获取中断向量恢复现场中断返回中断检测请求确认IRQA1234567812345678：中断允许寄存器中断请求寄存器INTRCPU接收到INTR后，查询中断请求寄存器，其查询顺序决定了外设中断请求的优先级8个外设的中断请求输入1 允许，0 屏蔽l 优先级管理优先级管理 软件判优软件判优12345678：1 2 3 4 5 6 7 88-3编编码码器器优先优先级寄级寄存器存器A2A1A0B2B1B0AB比较器比较器中

13、断允许中断允许寄存器寄存器中断请求中断请求寄存器寄存器INTRCPU正在处理的中断优先级硬件排序1 2 3 4 5 6 7 8：INTRINTA设备设备1 INTA输入输入设备设备2 INTA输入输入设备设备7 INTA输入输入设备设备8 INTA输入输入：链式排队电路链式排队电路硬件排序（链式排队）1 2 3 4 5 6 7 8：中断允许中断允许寄存器寄存器中断请求中断请求寄存器寄存器CPURegI/OMABDB3 DMA(Direct Memory Access)控制DMACDMA请求总线请求总线允许DMA应答对DMAC编程，确定传送起始地址及长度、优先级等I/O就绪，发DMARQ信号DM

14、AC向CPU提出总线保持请求，CPU应答，释放总线；DMAC接管DMAC分别向I/O及M寻址并发出对应的读、写信号，开始DMA周期。输入缓冲器输出锁存器外设端口译码DBAB6.4 6.4 并行接口并行接口+5V8 位位并行并行输入输入8 位并行输出位并行输出行0127列0 1 27l 矩阵键盘接口输入全0预设0列输出键值=0输出00H输出延时去抖、确定输入全0修改下一列输出值行扫描，每扫一行键值+1键值+8查找到，结束YYNNabcdefgdp共阳极共阳极共阴极共阴极abcdefgdp并行输出并行输出D0D7D0D3位选通位选通段选通段选通电源+开关电源-开关l 数码显示接口动态显示原理u模拟

15、量转换接口模拟量转换接口模拟量转换接口模拟量转换接口温度温度流量流量压力压力位移位移模拟量电学量传感器传感器A/D计计算算机机D/A执行执行部件部件放大驱动01001001110111011110001000111110110110101采样量化编码A/D 原理A/D芯片的主要性能参数分辨率分辨率 数字输出最低位（LSB）所对应的输入电平精度精度 转换输出的正确程度转换时间转换时间 完成一次A/D转换所需的时间例 ADC08098路模拟量输入通道分辨率8位精度1LSB转换时间100s(CLK640kHz)A0A1A2A16A3D7D0微微机机总总线线ADD0ADD1ADD2ALESTARTOE

16、EOC地址地址译码译码ADC0809IN0IN7ADC0809查询接口D7D0ADD02模拟输入通道选择IN0IN7 模拟量输入ALE 地址锁存允许EOC 转换结束，输出 高（状态）START 转换启动，高D0D7 数据输出OE 读出允许，高A0A1A2A16A3D7D0微微机机总总线线ADD0ADD1ADD2ALESTARTOEEOC地址地址译码译码ADC0809IN0IN7ADC0809中断接口D7D0ADD02模拟输入通道选择IN0IN7 模拟量输入ALE 地址锁存允许EOC 转换结束，输出 高（状态）START 转换启动，高D0D7 数据输出OE 读出允许，高IRQu 可编程并行接口芯

17、片可编程并行接口芯片 Intel8255AIntel8255A8255A的基本性能 8255A具有三个相互独立的输入/输出通道，即通道A、通道B和通道C，简称A口、B口、C口。A口有三种工作方式：方式0、方式1、方式2。B口有两种工作方式：方式0和方式1。在方式0下，A口、B口、C口都可作为数据口，在其他方式下，A口、B口作数据口，C口作联络口。PA7PA0PC7PC4PB7PB0外设接口部分外设接口部分（通道（通道A A、B B、C C）通道A 8位输出锁存/缓冲器和8位输入锁存器。l 8255A的内部结构和引脚通道B 8位输出锁存/缓冲器和8位输入锁存/缓冲器通道C 8位输出锁存/缓冲器和

18、8位输入缓冲器（无锁存）A组端口A组端口C上半部B组端口C下半部B组端口A组控制电路B组控制电路数据总线缓冲器读写控制逻辑A1A0RESETD0D7PC3PC0I/OI/OI/OI/O内部8位数据总线内部逻辑内部逻辑(A A、B B组控制电路组控制电路)CPUCPU接口接口（数据总线缓冲（数据总线缓冲器、读写控制逻辑）器、读写控制逻辑）A组端口A组端口C上半部B组端口C下半部B组端口A组控制电路B组控制电路数据总线缓冲器读写控制逻辑A1A0RESETD0D7I/OI/OI/OI/O内部8位数据总线A1A1A0A0端口端口端口端口0 00 0A A口口口口0 01 1B B口口口口1 10 0C

19、 C口口口口1 11 1控制口控制口控制口控制口l 8255A的控制字 8255A方式选择控制字 方式选择控制字的格式如图。该控制字写到控制口。C口可以按高4位、低4位分别设定数据输入或输出1输入0输出1输入0输出0方式01方式11输入 0输出标识位00方式001方式11X方式21输入0输出 1 D6 D5 D4 D3 D2 D1 D0A组方式选择：通道A：通道B：B组方式：PC7PC4：PC3PC0：8255A按位置位复位控制字通道C的每一位都可以通过向控制寄存器写入置位/复位控制字，使之置位（即输出为1）或复位（即输出为0）。【注意】该控制字写到控制口1=置10=置0位选择：000111分

20、别表示C口的位0位7未用标识位 0 D6 D5 D4 D3 D2 D1 D0l 8255A的工作方式 方式0（Model 0）基本输入输出方式1（Model 1）选通输入输出方式2（Model 2）双向数据传送1方式0方式0是一种基本的输入或输出基本的输入或输出方式。这种方式通常不用联络信号（或不使用固定的联络信号），不使用中断。在这种工作方式下，3个通道中的每一个都可以由程序选定作为输入输出。作无条件传送方式工作，3个数据通道可以实现三路数据（共24位）传输。作查询方式工作，通道A和通道B作数据通道，通道C的高4位和低4位分别作控制线和状态查询线。8255A方式0应用示例用按键控制LED显示

21、。A口读按键，B口驱动LED+5VPB0PB7+5VPA7PA0MOV AL，91HOUT CTR，ALLOP：IN AL，PORTAOUT PORTB，ALJMP LOP2 方式1方式1输入 方式1也叫作选选通通的的输输入入/输输出出方式。8255A工作于方式1时，通道A、B仍作为数据的输入输出通道，同时通道C的某些位被固定作为通道A、B的控制位或状态信息位。每工作于方式1一个通道，将占用C口3位作控制位或状态位。C口余下的位可程序设定作为输入或输出口用。PC4PC5PC3IBFAINTRAINTEPA7PA0PC2PC1PC0IBFBINTRBINTEPB7PB0PC4PC5PC3IBFA

22、INTRAINTEPA7PA0 （Strobe）：选通输入，低电平有效。这是由外设产生的数据选通信号。有效时，外设使通道A或B上的数据选通并进入相应的输入锁存器中。（Input Buffer Full）：输入缓冲器满，高电平有效。该信号由8255A产生，以作为 的应答。IBF为高电平表明此时输入缓冲区中已存了一个新的数据，可备CPU读取。该电平由CUP的 有效释放。（Interrupt Request）：中断请求信号，高电平有效。当8255A的 和IBF信号均变为高电平时，在对应的INTE信号有效的情况下，该信号有效。该信号可作为向CPU发出中断请求或查询使用。CPU从8255A读入数据时，其

23、 的后沿使INTR信号无效。（Interrupt Enable）：中断允许信号，高电平有效。方式1输出INTRA （Output Buffer Full）：输出缓冲器满，低电平有效。该信号由8255A送给外设。有效，表明CPU已将待输出的数据写入指定通道的数据寄存器中，通知外设应从中读取数据。由 的后沿置成有效的低电平，而由 有效恢复为高。（Acknowledge）：响应输入，低电平有效。该信号由外设送入以作为 的响应。当外设从8255A中读取数据后，变为有效低电平。INTR（Interrupt Request）：中断请求信号，高电平有效。当 1（输出缓冲器空），在对应的INTE信号有效的情况

24、下，产生INTR信号。该信号可作为向CPU发出中断请求或查询使用。CPU的 下降沿使INTR复位。PC7PC6PC3INTEPA7PA0INTRBPC1PC2PC0INTEPB7PB0*INTE是由是由软件通件通过对PC4和和PC2的置位复位操作的置位复位操作实现控制的，是控制的，是8255A的内部操作，的内部操作，对PC4、PC2引引脚的脚的逻辑状状态完全没有影响。完全没有影响。上述信号在8255A引脚上的分配是：通道A通道BPC4 PC2数据输入选通 IBFPC5 PC1输入缓冲器满INTEPC4*PC2*中断允许PC7PC1输出缓冲器满PC6PC2外设应答INTEPC6*PC2*中断允许

25、 INTR PC3PC0中断请求3 方式2（双向传输）只适用于通道A。通道A工作于方式2时，通道C的PC7PC3自动配合通道A提供控制信号。方式2下为通道A提供的控制信号 PC4 IBF PC5 INTR PC3INTE PC4 PC7 *PC6INTR PC3INTE PC6*方式2下的 信号具有开放数据到外部数据线的作用输入输出INTEB IBFB INTRBI/O I/O IBFA INTEA INTRAINTEB INTRBD7 D6 D5 D4 D3 D2 D1 D0通道CINTEA I/O I/O INTRAA组B组输入输出8255A的状态字（读C口）：0列l 8255应用0行1行

26、2行3行+5V1列2列3列PC4PC5PC6PC7PC3PC2PC1PC00 1 2 34 5 6 78 9 A BC D E F输入输出行线全低出，列线输入若非全高，有键按下。键值扫描：0行低，读0、1、2、3列是否有低（键值03）；无低，1行低，读0、1、2、3列是否有低（键值47）；无低，2行低，读0、1、2、3列是否有低（键值8B）；无低，3行低，读0、1、2、3列是否有低（键值CF）u矩阵键盘8255将BUF中8个数（显示码）从右到左显示数码管显示接口+5VPB7|PB0PA7|PA08255NEXT0:MOV BL,01HMOV CL,08HLEA SI,BUFADD SI,7NEXT:MOV AL,SIOUT POA,ALMOV AL,BLOUT POB,ALROL BL,1DEC SIDEC CLJNZ NEXTJMP NEXT0MOV AL,80HOUT POCT,ALMOV AL,00HOUT POB,AL6.5 6.5 串行接口串行接口移位寄存器串并并串发送发送数据数据缓冲缓冲器器接收接收数据数据缓冲缓冲器器控制端口控制端口寄存器寄存器状态端口状态端口寄存器寄存器移位寄存器DBAB联络信号接收数据发送数据发送时钟接收时钟CLKRSTINTR