匹配滤波器的研究与设计.doc

1、邵阳学院毕业设计(论文) 摘 要本文针对扩频接收机中伪码捕获部分为研究重点，分析了几种基匹配滤波器实现方于FPGA的常用案，其中包括：直接形式的匹配滤波器、转置结构的匹配滤波器、采用分布式算法的匹配滤波器和折叠式匹配滤波器。通过比较这些方案的优缺点，最终选定了以折叠式匹配滤波器为最优方案来进行设计。折叠式匹配滤波器实际上就是以静止的本地扩频码作为累加器的系数，匹配滤波器相关过程就相当于接收信号滑过本地序列，当滑动到两个序列相位对齐时，就必有一个相关峰值输出。该匹配滤波器采用VHDL语言，通过模块划分来进行设计，整个过程都在Xilinx公司开发的ISE集成软件系统中完成，最后在Modelsim仿

2、真软件上进行了各个模块的仿真。本论文所设计的折叠式匹配滤波器，能够根据实际需要来设置不同的扩频码长度，很好的完成伪码的相关捕获效果。该折叠式匹配滤波器结构能够节省FPGA资源，提高伪码捕获时间和效率，有很好的实际效果。关键词：匹配滤波器；M序列；伪码捕获；折叠式FIR结构；FPGAI邵阳学院毕业设计（论文） ABSTRACTBased on this background , making the PN code capture part as a point of the spread spectrum receiver , this paper analyze several common

3、 used Matched Filter programs on FPGA , including : the direct form of matched filter , the transposed structure of matched filter , the distributed arithmetic structure of matched filter , and folded structure of matched filter . Compared with the advantages and the disadvantages of these programs

4、, finally we choose the folded structure of matched filter as the best one to complete this design . The folded filter is actually using the PN code as the accumulator coefficients , and then , matched filter correlation process is equivalent to the receiving signal spreading the PN code . When the

5、sliding of two phase sequence is the same , this implies that making a result of correlation . The designs of the matched filter using VHDL and modules . The whole process completed in the development of the company Xilinx ISE Integrated Software System . Finally , every modules simulated in the Mod

6、elsim simulation software . The design on this paper , according to the actual need , can set up a different PN code length , and make a good effect on the PN code capture of the spread spectrum receiver . The folded matched filter can reduce the cost on FPGA resources or the PN code capture time ,

7、and improve the efficiency of the capture process , it also can make a very good practical effects .Key words: Matched filter ；M series；Acquisition of Pseudo-code；Folded FIR structure；Transposed FIR structure；FPGAII目 录摘要IABSTRACTII目 录III第1章 绪论11.1 课题来源及研究意义11.2 匹配滤波器的发展及研究现状11.3 本文的主要工作2第2章 匹配滤波器理论3

8、2.1 匹配滤波器概述32.2 匹配滤波器在扩频接收机中的应用5第3章 扩频接收机中匹配滤波器的FPGA设计153.1 方案采用说明153.2 匹配滤波器模块划分183.3 匹配滤波器各个模块的实现24第4章 电路综合与仿真结果分析374.1 仿真综述374.2 Modelsim仿真操作流程374.3 匹配滤波器各个模块的仿真数据分析404.4 匹配滤波器整体系统性能45总结47参考文献49致谢51附录52附录52附录56附录57邵阳学院毕业设计(论文) 第1章 绪论1.1 课题来源及研究意义 本课题来源于指导老师给于的课题：匹配滤波器的研究与设计。 数字匹配滤波器能方便实现扩频号的解扩处理，

9、是扩频接收机的核心部分1。利用FPGA的高速并行处理能力和硬件实现的特点，采用VHDL与原理图相结合，完成了扩频接收机中数字匹配波器的软件仿真和硬件电路设计。测试结果表明，电路工作稳定可靠，提高了理速度，减少了硬件延时。目前，在卫星导航中码分多址（CDMA）技术得到了广泛的应用，各颗卫星都工作在同一频段，为了将它们区分开来而采用了不同的伪码序列。伪码序列相位的捕获与跟踪是扩频通信系统中数字接收机设计的关键，对伪码序列相位的捕获显得尤为重要。而对于伪码扩频信号相位的捕获通常采用匹配滤波的方法，是因为匹配滤波器在具有实现简单、捕获速度快和不受采样点限制的良好的性质，所以研究匹配滤波器具有一定的实用

10、价值。本文正是基于此，结合现场可编程技术给出了数字匹配滤波器在硬件上的实现，这种实现可以直接应用在实际的接收机中。本课题主要是围绕扩频接收机匹配滤波器的实现提出一个先进的方案，该方案能够减少FPGA资源的使用，大大提高运行效率，有利于实际应用。1.2 匹配滤波器的发展及研究现状匹配滤波器概念的提出已有半个世纪，70年代到80年代，声表面波延迟线和大规模集成电路工艺的发展才使其走向应用。但当时是以声表面波器件为主，数字匹配滤波器仍然代价昂贵，只针对于抗干扰等某些特殊用途。从90年代初开始，美、日等国的多家公司先后开始研制DS宽带扩频芯片，随着CDMA移动通信技术的不断发展，匹配滤波码捕获技术作为

11、同步信道的一项关键技术已广泛地被国外各大公司所研究和采用，例如：移动通信中，正向信道在移动台由于某种原因失去连接以及在反向信道中都需要用匹配滤波器来做快速码捕获。在第三代移动通信宽带CDMA技术当中，数字匹配滤波器仍然是其中的一项关键技术。由于匹配滤波法捕获时间短的特点,扩频通信中采用了匹配滤波法。扩频通信由于其抗干扰强,保密性好等特点,广泛应用于军事通信、电子对抗以及导航、测量等各个领域。同步技术是扩频通信中的关键技术,同步的作用就是要实现本地产生的PN码与接收到的信号中的PN码同步,即频率上相同,相位上一致。同步分两个过程:搜捕和跟踪。搜捕的作用就是在频率和时间(相位)不确定的范围内捕获有

12、用的PN码信号使本地PN码信号与其同步。大多数搜捕方法都利用非相干检测。所有的搜捕方法的共同特点是用本地信号与收到的信号相乘(即相关运算),获得二者相似性的量度,并与一门限值相比较,以判断其是否捕获到有用信号。如果确认为捕获到有用信号,则开始跟踪过程,使系统保持同步。否则又开始继续搜捕。目前搜捕的方法主要有滑动相关和匹配滤波法2。匹配滤波器是实现本地伪码和采集信号相关运算的重要部件，它完成了信号的并行处理，捕获速度快（小于一个伪码周期），因此被广泛应用于扩频接受机之中。 现在，大规模可编程逻辑器件为数字信号处理提供了一种新的实现方案。很多数字信号处理可以很好地在FPGA(Field Progr

13、ammable Gate Array)中实现，然而却不能有效的在DSP处理器中实现，所以采用FPGA 来实现FIR数字滤波器有着很好的发展前景3。采用现场可编程门阵列FPGA来实现FIR数字滤波器，既兼顾ASIC器件(固定功能DSP专用芯片)的实时性，又具有DSP处理器的灵活性。FPGA和DSP技术的结合能够更进一步提高集成度、加快速度和扩展系统功能。用FPGA设计的产品还具有体积小、速度快、重量轻、功耗低、可靠性高、仿制困难、上批量成本低等优点4。1.3 本文的主要工作 本文主要对匹配滤波器的原理进行了研究，并提出了一种可行且高效的基于FPGA实现的折叠式匹配滤波器方案。主要工作有： （1）

14、本设计主要是基于Xilinx公司开发的一系列芯片上进行的，这些芯片使用频率高，是目前大规模数字逻辑设计的应用趋势。首先要对该公司的硬件和配套的软件进行熟悉，能够熟练掌握基本的数字逻辑电路设计流程。（2）在数字信号处理中，能够对FIR数字滤波器的结构和各种实现方法有一定的了解，懂得使用MATLAB软件设计各种参数的FIR滤波器。（3）本设计主要是用硬件描述语言VHDL来实现整个设计的。所以要学会整个自顶向下的系统设计方法、VHDL编程、ISE编程工具、Modelsim仿真工具等。（4）本课题中扩频接收机匹配滤波器的设计主要是采用折叠式来实现该数字匹配滤波器，主要是在扩频接收机中的应用。所以要对整

15、个折叠算法有一个清除的认识。最后能够通过仿真得出该滤波器的可实现性。2第2章 匹配滤波器理论2.1 匹配滤波器概述2.1.1匹配滤波器的定义在数字通信系统中，滤波器是其中重要部件之一， 滤波器特性的选择直接影响数字信号的恢复。在数字信号接收中， 滤波器的作用有两个方面，使滤波器输出有用信号成分尽可能强；抑制信号带外噪声，使滤波器输出噪声成分尽可能小，减小噪声对信号判决的影响。对最佳线性滤波器的设计有两种准则：一种是使滤波器输出的信号波形与发送信号波形之间的均方误差最小，由此而导出的最佳线性滤波器称为维纳滤波器；另一种是使滤波器输出信噪比在某一特定时刻达到最大，由此而导出的最佳线性滤波器称为匹配

16、滤波器。在数字通信中，匹配滤波器具有更广泛的应用。解调器中抽样判决以前各部分电路可以用一个线性滤波器来等效.由数字信号的判决原理我们知道，抽样判决器输出数据正确与否，与滤波器输出信号波形和发送信号波形之间的相似程度无关，也即与滤波器输出信号波形的失真程度无关，而只取决于抽样时刻信号的瞬时功率与噪声平均功率之比， 即信噪比。信噪比越大，错误判决的概率就越小；反之，信噪比越小，错误判决概率就越大。 图 2.1 线性滤波器传输 当选择的滤波器传输特性使输出信噪比达到最大值时，该滤波器就称为输出信噪比最大的最佳线性滤波器。设输出信噪比最大的最佳线性滤波器的传输函数为H(), 线性滤波器H() 输入和输

17、出信号分别为： （2.1）其中： （2.2）则t0时刻线性滤波器输出信噪比为： （2.3）利用许瓦尔兹不等式，则 （2.4）当时，上式的等号成立，这时令： （2.5）则可得： （2.6）上式说明，线性滤波器所能给出的最大输出信噪比为： （2.7）在线性滤波器输出的最大信噪比时，这意味着 这就是最佳线性滤波器的传输特性。 2.1.2 匹配滤波器的性质其性质主要包含以下4条。 （1）在时刻滤波器输出最大信噪比，该信噪比与信号的形状和噪声的分布无关。 （2.8）（2） （3）将匹配滤波器的输出（4）将匹配滤波器的冲击响应,为了获得物理可实现的匹配滤波器，要求当t1和，所以 （2.23） （带宽有限）

18、 （2.24）下图2.8中给出了多普勒频移对DMF相关峰输出的关系图。图2.8 多普勒频移与DMF输出的关系从图2.8中可以看出，当多普勒频移增加时，DMF输出相关峰的主峰逐渐减小。在时，相关峰输出下降了3dB，也就是说，当多普勒频移达到时，此时的相关峰值输出仅为没有多普勒频移时的一半，此时匹配滤波器已没有多大意义。此外，考虑伪码序列的自相关特性。当码相位相差1/2个码片时，相关值降低到峰值的一半12。因此，在设计中搜索过程采用频率和码相位二维搜索，频移搜索步进量为3KHz，进一步考虑虚警和漏警概率的存在，实际设计中多普勒频移搜索步进量为2KHz，相位搜索量为1/2码片。（2）扩频序列捕获的自

19、适应门限相关峰的检测是通过对接收码流的匹配滤波、模值运算、门限判决完成的。在无噪声和干扰的条件下，在一个伪码周期内出现一次相关峰值。在有噪声和干扰的条件下，在恢复成数据流的过程中将引入PN码元的误Chip，这必然会使相关峰降低，若相关峰低于门限值，就会产生漏警；如果将门限值降低，又会引起虚警。由于相关峰除了作为同步指示外，还作为解调器的位定时时刻，相关峰的漏警和虚警必然导致误码的产生。无论那种捕获形式，相关检测器的检测性能是一个基本参数。检测性能主要是两个概率：检测概率和虚警概率。从直观上看，提高检测概率，降低虚警概率，就能减小平均捕获时间。检测器性能与信噪比，检测器形式及检测门限有关。在其它

20、参数都一定的情况下(主要是信噪比)，选择一个最佳门限，平均捕获时间最小。如果门限选择不当，可能会大大增加捕获时间13。在实际扩频系统中，系统的参数不可能保持不变。扩频通信系统多址干扰将随着同时工作的用户数而变化。高动态信道的衰减和衰落也使得接收信号的功率发生变化。另外，系统中的其它干扰大小也可能会变化。因此，接收信号的信噪比将在一定范围内变化。这时，捕获系统不同的信噪比应有不同的门限。如果采用一个固定的门限，捕获系统性能会恶化14。匹配滤波器自适应门限捕获系统由图2.9所示。去检测电路终止信号门限更新bMFMF检波门限比较计时器最新门限寄存器图2.9 匹配滤波器自适应门限捕获电路 捕获过程分为

21、搜索、检测两个阶段。开始搜索时，初始门限取一个较小的值。匹配滤波器的相关输出信号经包络检波后以间隔进行抽样。抽样结果与门限进行比较，一旦门限被超过，该抽样值作为新的门限，此相位状态也被存储起来。另外，计时器开始工作，抽样和比较继续进行。如果门限被超过，则又产生新的门限和存储新的相位状态。当计时器计数满 (L为扩频序列长)，最新的同步相位被认为是真的同步相位15。这种自适应门限捕获电路很简单，且能实现快速捕获，在一个扩频序列周期内就能捕获到同步相位。实际上，这是检测时间内最大的相关峰值，并把对应的相位作为同步相位。14邵阳学院毕业设计(论文） 第3章 扩频接收机中匹配滤波器的FPGA设计3.1

22、方案采用说明3.1.1设计方案优缺点比较说明下面将会对几种常用的数字匹配滤波器设计方案的优缺点进行比较说明如下：（1）直接形式的滤波器实现如图3.1所示，这种结构主要由移位寄存器、加法器、乘法器组成16。这种结构在实际使用的时候可以按照流水线的设计思想，使得加法器分级运算，可以提高处理速度。不过这种结构由于大量的加法器和乘法器，消耗了大量的LC（logic element）资源。X(n)图3.1 直接形式的滤波器设计r(n-N+1)r(n-N+2)r(n-3)r(n-2)r(n-1)Y(n)h(N-1)h(N-2)h(3)h(2)h(1)h(0)DDDD+ （2）转置结构的FIR滤波器如图3.

23、2所示，这种结构的好处是不用输入信号Xn提供额外的移位寄存器，而且没有必要为达到高吞吐量而为乘法器添加额外的流水线级。X(n)图3.2 转置结构的滤波器设计Y(n)h(0)h(N-3)h(N-2)h(N-1)D+D+D+ （3）采用分布式算法的FIR滤波器分布式算法是一项重要的FPGA技术，广泛用于乘积和之中，首先分析一下该算法的数学依据： （3.1）式中：c(n)为常量，x (n)是变量。 （3.2）式中：表示xn的第b位，而xn也就是x的第n次采样值，因此 （3.3）变换求和的顺序，就得到了如下简洁形式： （3.4）具体的实现方法是通过一个LUT（查找表）来完成的。每次接收N位输入的向量，

24、在N次查询与累加运算之后就可以完成对y的计算。分布式算法的好处是对于阶数不高的滤波器占用资源少。缺点是随着级数的增加，LUT会变得很庞大，甚至不可实现。另外，由于每进入一位数据要进行N次查询和累加运算才能得到最后的结果，所以对时钟速度要求很高17。 （4）折叠式滤波器设计 如图3.3所示，折叠式FIR滤波器是在转置结构滤波器的基础上发展起来的，与转置结构滤波器不同的地方在于：FIR滤波器是依靠提高系统工作时钟来完成乘法器和加法器的复用，相对其他结构最合适实现匹配滤波器。其资源消耗主要和下面因素有关：伪码长度、过采样率、信号量化的位宽、折叠的次数。下面以码长127，四倍伪码采样率，8位量化，四次

25、折叠为例来说明一下这种滤波器的实现方法： 本地伪码存储在FIR滤波器当中，每四个时钟周期采集一次数据，每个时钟周期更换一组码。由于本地伪码只有“0”和“1”，因此可以使用带符号的加法器，根据“0”和“1”的情况改变输入信号的符号，放弃使用乘法器，可以大大节省硬件资源。整个系统的工作速度主要取决于加法器和移位寄存器的工作速度。对于码长很大的序列，可以适当增加折叠次数，以提高系统的工作时钟来减少资源消耗18。图3.3 折叠式滤波器设计延时单元加法器延时单元加法器加法器加法器扩频码序列加载数据捕获延时单元延时单元控制信号输入数据Code 96Code 64Code 32Code 0Code 97Co

26、de 65Code 33Code 1Code 98Code 66Code 34Code 2Code127Code 955Code 63Code 31DDDD保持寄存器 从以上方案中可以得出，在这些传统的匹配滤波方案中，采用折叠滤波方法可以大大节省FPGA资源，提高系统整体运算速度，有利于现实中的实际生产。所以，本论文采用折叠式匹配滤波器来实现。接下来将会详细讨论本人所采用的折叠式滤波器详细方案。 传统FIR结构的匹配滤波器,其设计过程较为复杂,特别是当级数很高时,它的加法结构很难实现,资源耗费非常大,所以一般不采用。倒置FIR滤波器结构实现容易,在实际捕获匹配滤波器设计中用得较多, 但耗费资源

27、也非常大。若以一个作4倍过采样、伪码长度为256、采样值用8-bit表示的输入数据流为例子来说明，用倒置FIR 滤波器结构设计捕获的匹配滤波器将耗费大约4096 个 Slices(Xilinx Virtex II)；同时采用并行匹配滤波器的效果跟倒置FIR滤波器实现的效果基本一致。如果选用“折叠式”FIR结构的折叠式匹配滤波器,其消耗的资源仅为倒置FIR滤波器结构的1/4，节省了3/4的FPGA资源，并且可以缩短捕获时间，有利于在实践生产中的应用。所以在本论文设计过程中，采用折叠式匹配滤波器，下面将会详细介绍该匹配滤波器的设计方案。3.2 匹配滤波器模块划分图3.4 折叠式匹配滤波器结构图延时

28、单元加法器延时单元加法器加法器加法器扩频码序列加载数据捕获延时单元延时单元控制信号输入数据Code 96Code 64Code 32Code 0Code 97Code 65Code 33Code 1Code 98Code 66Code 34Code 2Code127Code 955Code 63Code 31DDDD保持寄存器3.2.1 方案整体叙述具体的折叠式匹配滤波器结构图如图3.4所示，在该结构图中核心部分是整个折叠滤波结构和累加器部分。扩频码存储在FPGA的RAM区，上图中的扩频码是以128位的M序列，同理，扩频码序列的长度可以根据需要设置，例如可以设置为：16、32、64、128、2

29、56、512、1024等都可以。下面就以扩频码长度为128来进行说明。为了得到四分之一的码片捕获精度，可以采用四倍采样，该折叠式匹配滤波器由32个抽头和32个RAM存储区组成，本地扩频码的每一个码元就可以存储在该RAM区，每一个RAM区的深度为4。采用该折叠式匹配滤波方法，每4个时钟周期对应采样一个数据。在第一个时钟周期，即第一个上升沿到来时，扩频码Code0、Code1、Code2Code31同时被加载到滤波器抽头上，同时在Code0的累加器中注入一个0，当各级抽头系数为0时，相应累加器的结果为前级累加值加上信号值，当各级抽头系数为1时，相应的累加器的结果为前级累加值减去接收信号值，在本周起

30、结束后加法器结果送入移位寄存器和保持寄存器中。在第二个时钟周期（第二个上升沿）到来时，扩频码Code32、Code33、Code34Code63被加载到相应的滤波器抽头上，此时Code32的累加器的输入来自保持寄存器送来的结果，同理在本时钟累加结束后，累加器的结果也会被送到移位寄存器和保持寄存器。随后的周期运算过程都是如此。知道第4个周期结束后，折叠式匹配滤波器得到一个完全相关的结果并送到输出19。3.2.2 方案细节确定图3.5 16位扩频码长的折叠式匹配滤波器结构图延时单元加法器延时单元加法器加法器加法器扩频码序列加载数据捕获延时单元延时单元控制信号3bit采样数据Code 12Code 8Code 4Code 0Code 13Code 9Code 5Code 1Code 14Code 10Code 6Code 2Code15Code 115Code 7Code 3DDDD保持寄存器为了在本论文中，能够方便显示结果的正确性，采用了16位码长的M序列，这样的话，扩频码序列较短，方便用计算机出来的仿真结果与手工计算的结果进行对比，方便演示本设计的正确与否。即在本设计中，折叠式匹配滤波器的结构框图3.5可以描述如下：(1) 软件平台选择本设计的软件平台通过Xilinx公司开发的配套软件ISE进行，采用应用广泛的VHDL硬件