用EDA技术设计多功能数字钟.doc

1、大学毕业设计（论文）题目： 用EDA技术设计多功能数字钟 指导教师： 职称： 学生姓名： 学号： 此处填写自考学号专 业： 铁道通信信号 院（系）： 电子工程系 完成时间： 2014年 4 月 10 日用EDA技术设计多功能数字钟摘 要 近年来，随着电子技术和通信技术的飞速发展，要求设计研究方面运用电子设计自动化（Electronic Design Automation，简称EDA）工具进行开发。在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用

2、硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可靠性，减轻了设计者的劳动强度。本设计为通过EDA仿真软件MAX+PLUSII设计一个多功能数字钟，并下载到硬件中实现。本系统的设计电路由计时电路、动态显示电路、闹钟电路、控制电路、显示电路等部分组成。本系统采用动态显示的原理在数码管上显示12小时计时的时刻，具有清零、保持、校时、报时的功能，并在此基础上增加了闹铃、秒表、12小时制计时、A/P显示等功能。在设计过程中，将各部分均模块化，

3、各模块间相互独立，又相互联系。本实验吸收了硬件软件化的思想，大部分功能通过软件来实现，使电路简单明了，系统稳定性大大提高。本系统不仅成功的实现了要求的基本功能,发挥部分也得到完全的实现,而且有一定的创新功能。关键词 数字钟、计数器、多功能、动态显示、原理图、仿真、模块化Abstract Recently, with the rapid development of electronic and communication technology, it is required to use Electronic Design Automation (EDA) as a tool in desig

4、ning systems. EDA derives from the concepts of Computer Aided Design, Computer Aided Manufacture, Computer Aided Test and Computer Aided Engineering in the 1990s. Designers use Hardware Describe Language to accomplish designing files on the platform of software. Then, computer will finish the work o

5、f logical compiling, simplification, division, synthesis, optimizing, layout, tracking and simulating automatically, and it can also accomplish the work of proper compiling, logical projecting and downloading of the target chip. As a result, it evidently improves the efficiency and reliability of th

6、e circuit design, and it also lighten designers workload. This experiment has designed a multifunctional digital clock via using the MAX+PLUSII, and the basic and extended performances and functions are successfully realized in the hardware. This system includes time circuit, alarm circuit, dynamic

7、display circuit, control circuit, display circuit. In the system, the segment display can display time in the 24-hour format, it includes such functions as clear, hold, check the time and so on. We can also add alarm, stopwatch, 12-hour format display and other functions on that basic. In the design

8、ing process, many parts are modularized, they are not only independent but also related. Many functions are finished by the software. So it simples the circuit and enhances the stability of the system. Not only all the basic and extended performances and functions are successfully realized, but also

9、 accomplish some innovation functions.Keywords Digital clock, arithmometer, multifunctional, dynamic display,schematic diagram, simulate, modularization目 录摘 要 2ABSTRACT 31、前 言 62、EDA技术的介绍及发展 73、总体方案设计 9 3.1 设计内容 93.2 方案比较93.3 方案论证103.4 方案选择 104、多功能数字中的设计 12 4.1 课题要求 12 4.2 课题分析 12 4.3 功能实现 13 4.3.1

10、秒计时模块 14 4.3.2 分计时模块 16 4.3.3 小时计时模块 17 4.3.4 校时校分模块 19 4.3.5 整点报时模块 19 4.3.6 时段控制模块 20 4.3.7 连接各模块 21 4.4 下载过程 23 4.5 总结报告 26 5、设计总结 28 5.1 设计小结 28 5.2 设计收获 28 5.3 设计改进 286、致 谢 297、参考文献 301、前 言 本课题研究的背景和目的：二十一世纪是信息化高速发展的世纪，产业的信息化离不开硬件芯片的支持。芯片技术的进步是推动全球信息化的动力。因此在二十一世纪掌握芯片技术是十分有必要的。本次课题是计算机组成原理的课程设计，

11、这次课题旨在通过自己对所需功能芯片的设计与实现来巩固以前所学的计算机硬件基础知识，同时也提高动手实践的能力，还有为将来进行更大规模更复杂的开发积累经验。随着电子技术的发展，现场可编程们陈列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子软件CAD，可以设计出自己专用的集成电路ASIC器件。这种可编程ASIC不仅使设产品达到小型化、集成化和和高可靠性。还减小设计成本和设计周期，而且器件据用用户可编程特性。在现现代计算机技术和电子工艺的发展，使得现代数字系统的设计和应用进入了新的阶段。电子设计自动化（EDA）技术在数字设计中起的作用越来越重要，新的工具和新的设计

12、方法不断推出，可编程逻辑器件不断增加新的模块，功能也是越来越强，硬件设计语言也顺应形势，推出新的标准，更加好用，更加便捷。2、EDA技术的介绍及发展EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等

13、工作。 硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。HDL语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。EDA技术的发展可将EDA技术分为三个阶段：（1）七十年代为CAD阶段，人们开始用计算机辅助进行IC版图编辑、P

14、CB布局布线，取代了手工操作，产生了计算机辅助设计的概念。（2）八十年代为CAE阶段，与CAD相比，除了纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计，这就是计算机辅助工程的概念。CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。（3）九十年代为ESDA阶段，尽管CAD/CAE技术取得了巨大的成功，但并没有把人从繁重的设计工作中彻底解放出来。在整个设计过程中，自动化和智能化程度还不高，各种EDA软件界面千差万别，学习使用困难，并且互不兼容，直接影响到设计环节间的衔接。基于以上不足，人们开始追求：贯彻整个

15、设计过程的自动化，这就是ESDA即电子系统设计自动化。目前的EDA产业正处在一场大变革的前夕，对更低成本、更低功耗的无止境追求和越来越短的产品上市压力正迫使IC供应商提供采用0.13m或以下的千万门级的系统芯片，而这些系统芯片的高复杂性设计更加依赖于EDA供应商提供全新的设计工具和方法以实现模拟前后端、混合信号和数字电路的完全整合。然而，这些新的需求为当代EDA工具和设计方法带来了不少新的挑战与机会。例如，如何在工艺上防止模拟电路与数字电路之间的干扰；现有的大部份EDA工具最多只能处理百万门级设计规模，随着IC设计向千万门级以上规模发展，现有EDA工具和方法必须进行升级。如何融合各EDA供应商

16、的工具，以便向IC设计界提供更高效能和更方便的RTL-to-GDSII或Conc-ept-to-GDSII整合设计环境；为保证深亚微米(0.13m或以下)和更低内核工作电压(1.8V或以下)时代的信号完整性和设计时序收敛，必须采用新的设计方法。半导体工艺的每一次跃升都促使EDA工具改变自己，以适应工艺的发展；反过来EDA工具的进步又推动设计技术的发展。可以说EDA工具是IC设计产业的背后推手。系统芯片（SOC）正在迅速地进入主流产品的行列。由此引发的“芯片就等于整机”的现象，将对整个电子产业形成重大的冲击。种种迹象表明，整个电子产业正在酝酿着一场深刻的产业重组，这将为许多新兴的企业提供进入这一

17、行业的最佳。 EDA在教学、科研、产品设计与制造等各方面都发挥着巨大的作用。 在教学方面，几乎所有理工科（特别是电子信息）类的高校都开设了EDA课程。主要是让学生了解EDA的基本概念和基本原理、掌握用HDL语言编写规范、掌握逻辑综合的理论和算法、使用EDA工具进行电子电路课程的实验并从事简单系统的设计。一般学习电路仿真工具（如EWB、PSPICE）和PLD开发工具（如Altera/Xilinx的器件结构及开发系统），为今后工作打下基础。 科研方面主要利用电路仿真工具（EWB或PSPICE）进行电路设计与仿真；利用虚拟仪器进行产品测试；将CPLD/FPGA器件实际应用到仪器设备中；从事PCB设计

18、和ASIC设计等。 在产品设计与制造方面，包括前期的计算机仿真，产品开发中的EDA工具应用、系统级模拟及测试环境的仿真，生产流水线EDA技术应用、产品测试等各个环节。如PCB的制作、电子设备的研制与生产、电路板的焊接、ASIC的流片过程等。3、总体方案设计3.1设计内容设计一个多功能的数字钟，该数字钟具有下述功能：（1）计时功能：包括时，分，秒。（2）定时与闹钟功能：能在设定的时间发出闹铃音。（3）校时功能：对小时，分钟和秒能手动调整以校准时间。（4）整点报时功能：每逢整点，产生“嘀嘀嘀嘀嘟”，四短一长的报时音。3.2方案比较 方案一：本方案是采用模拟器件来实现具体的电子钟模块的，计时模块是由

19、10进制，6进制，24进制计数器分别级联完成，输出的信号经过七段译码器由数码管显示出时间，再用三个锁存器模块对设定的具体时间锁存，再由比较器对设定时间和实际时间进行比较，判定是否相等来实现闹钟功能。图2.1 系统总体框图方案二：本方案采用的是CPLD芯片及外围电路实现。系统总体构成包括最小系统部分、晶振模块、电源模块、JTAG下载模块、时间显示模块、闹钟报警模块，CPLD不仅完成对脉冲计数，完成时钟功能，还能同时对信号进行译码，能设定闹钟时间，和对设定时间比较闹时。图2.2 系统组成框图该图是CPLD内部原理模块图图2.3 CPLD内部原理框图3.3 方案论证方案一：该系统是利用数字电路中的进

20、制计数器、译码、触发器、锁存器，比较器实现。这种小规模数字电路搭建起来比较复杂。在设计中用到的芯片多，控制复杂，功耗大，在一些小型的设计中还可以，电路稍微复杂，则很难控制其时序，况且输入组数不能很好的扩展。方案二：本方案是使用复杂可编程逻辑器件的CPLD芯片实现。实现起来比较简单，一些功能模块在CPLD里面用Verilog HDL编程实现，比如这次实现的电子钟模块CPLD一块芯片就完成了包括七段译码，进制计数，设定闹时时间模块和比较闹时模块，其实我们还可以在CPLD内再扩展许多功能，设计方便，利于修改，且开发难度不高，很适合对于大规模的系统设计，还可以很容易在QuetusII 中仿真系统工作时

21、序。3.4方案选择上述两个方案最大的区别就是：方案一采用的是数字编码器等芯片，而方案二是用复杂可编程逻辑器件CPLD。由于本设计针对电子钟设计使用，而且要求根据相应的要求进行功能扩展，使用CPLD在此方面更加有优势，而且要维护方便，调试简单，稳定性好，功耗低。基于上述两方案比较，论证，发现方案二更容易实现本次设计的要求，并且方案二的电路较简单，程序容易控制，而且是EDA的热门技术，所以最终选择方案二。4、多功能数字钟的设计 4.1课题要求1、用FPGA器件和EDA技术实现多功能数字钟的设计。2、已知条件：1.MAX+PLUS软件 2. FPGA实验开发装置3、基本功能：小时计数器为8421BC

22、D码24进制 ；分和秒计数器为8421BCD码60进制计数器4、扩展功能：校时和校分（SWM、SWH为校时和校分控制端，SWM SWH=01时校分，SWM SWH=10时校时，SWM SWH=11时电路正常走时）； 整点报时（在59分51秒、53秒、55秒、57秒电子钟扬声器发出500HZ低音，59秒发出1KHZ高音）；时段控制（上午05：00直到下午19：00路灯灭，其余时间路灯亮）。5、用硬件描述语言设计（Verilog HDL语言）在Max-plus软件系统平台上建立数字电子钟电路的顶层文件并完成编译和仿真，实验箱烧录下载完成。 4.2 课题分析根据上面的分析可将时钟的各部分功能划分成小

23、模块来进行设计，这样程序编写思路会比较清晰，但这样做须注意各部分之间的衔接。（1）计时模块，这个模块的设计思想是设计8421BCD码60进制和8421BCD码24进制来作为秒和分的计时。60进制计数规律为0001585900 秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位；24进制计数器其计数规律为0001222300即当数字钟运行到23时59分时，分的个位计数器再输入一个脉冲时，数字钟应自动显示为00时00分。（2）校时校分模块，所谓校时校分即让时，分计时的速度保持一致，则只要通过一个控制端来控制分，时的时钟脉冲就可以，其实质就是“交换脉冲”，这一点仿真波形图上体现的比

24、较明显。(3)能够整点报时，即多功能数字钟能够在59分51,53,57秒发出低音报时，在5分59秒发出高音报时；(4)能够进行时段的控制，及对路灯进行控制，上午05：00直到下午19：00路灯灭，其余时间路灯亮。 首先创建底层模块小时计时模块、分钟计时模块、秒钟计时模块、校时校分模块、正点报时模块、时段控制模块，分别对各模块作设计及仿真，将各底层模块“打包”，在顶层模块设计时，利用图形法级联各模块，组成整个多功能数字钟，统调、仿真、选择芯片及下载，从而实现各项功能。这样连接会使各部功能凸显，同时思路清晰。4.3功能的实现：把系统分成各个功能模块：（1）秒及分模块；（2）小时模块；（3）校时校分

25、模块；（4）整点报时模块；（5）时段控制模块。其原理框图如下所示：输入变量：时钟CPS；直接清零（即异步清零）RD；校时校分控制端SWM、SWH；高音gy（1K HZ），低音dy（500 HZ）。输出变量：小时计时H7.4、H3.0为8421BCD码输出，其时钟为CPH；分计时M7.4、M3.0为8421BCD码输出，其时钟为CPM;秒计时S7.4、S3.0为8421BCD码输出，其时钟为CPS；时段控制端sk（接发光二极管）；整点报时输出端baoshi（接蜂鸣器）。 4.3.1秒计时模块 1、六十进制电路图，如下图所示：图1 60进制电路图2、秒计时模块程序module clock_s(cp

26、s,cn1,sh,sl,clr); /定义时钟，进位，秒高位，秒低位，清零input cps,clr;output7:4 sh;output3:0 sl;output cn1;reg7:4 sh;reg3:0 sl;reg cn1;always (posedge cps or posedge clr) /在时钟上升沿或clr上升沿触发begin if(clr) begin /若clr为1则清零 sh,sl=8d0; cn1=0; end else if(sl=9) /若低位为9 begin sl=0; /则低位清零 if(sh=5) begin sh=0; cn1=1; end /低位为9，高

27、位为5，进位为1，高位清零 else sh=sh+1; /否则高位加1 end else begin sl=sl+1; cn1=0; end /除去以上低位加1 endendmodule3、利用MAX+PLUS软件 得到仿真波形：说明：由仿真图得当计数到59时清零，进位信号cn1变为1。验证了本模块的逻辑功能正确。4.3.2 分计时模块1、 分计时模块程序module clock_s(cps,cn1,mh,ml,clr); /定义时钟，进位，秒高位，秒低位，清零input cps,clr;output7:4 mh;output3:0 ml;output cn1;reg7:4 mh;reg3:0

28、 ml;reg cn1;always (posedge cps or posedge clr) /在时钟上升沿或clr上升沿触发begin if(clr) begin /若clr为1则清零 mh,ml=8d0; cn1=0; end else if(ml=9) /若低位为9 begin ml=0; /则低位清零 if(mh=5) begin mh=0; cn1=1; end /低位为9，高位为5，进位为1，高位清零 else mh=mh+1; /否则高位加1 end else begin ml=ml+1; cn1=0; end /除去以上低位加1 endendmodule2、 仿真波形：说明：

29、由仿真图得当计数到59时清零，进位信号cn2变为1。验证了本模块的逻辑功能正确。4.3.3 小时计时模块 1、二十四进制电路图，如下图所示：图3 24进制电路图2、小时计时模块程序module clock_h(cph,hh,hl,clr);/定义时钟，小时的高位与低位，清零端input cph,clr;output3:0 hl;output7:4 hh;reg3:0 hl;reg7:4 hh;always (posedge cph or posedge clr) begin if(clr) begin hh,hl=8d0; end else if(hh,hl=8h23) hh,hl=0; el

30、se if(hl=9) begin hh=hh+1; hl=0; end else hl=hl+1; end endmodule3、仿真波形：说明：由仿真图得当计数到23时清零，验证了本模块的逻辑功能正确。4.3.4校时校分模块1、校时校分模块程序module jiaoshi(cpm,cph,cps,cn2,cn1,swm,swh);output cpm,cph;input swm,swh;input cps,cn2,cn1;reg cpm,cph;always(swm or swh or cps or cn1 or cn2)begin case(swm,swh)2b01:begin cpm=

31、cps;cph=cn2;end2b10:begin cpm=cn1;cph=cps;enddefault:begin cpm=cn1;cph=cn2;end endcaseendendmodule2、附仿真波形：说明：由仿真图看出，当swm为0时，用秒时钟cps对分钟进行校对；当swh为0时用秒时钟cps对小时进行校对。当swm，swh都不为0时，分钟、小时正常计数。验证了本模块的逻辑功能正确。4.3.5 整点报时模块1、整点报时模块程序module baoshi(mh6,mh4,ml3,ml0,sh6,sh4,sl3,sl0,gy,baoshi);input mh6,mh4,ml3,ml0,

32、sh6,sh4,sl3,sl0,gy;output baoshi;reg baoshi,dy;always (posedge gy)dy=dy;wire bm;assign bm=mh6&mh4&ml3&ml0&sh6&sh4&sl0; always (bm or sl3 or dy or gy)begin if(bm&sl3) baoshi=gy;else if(bm) baoshi=dy;else baoshi=0;endendmodule2、仿真波形：说明：由仿真波形图看出，当为59分51秒53秒55秒57秒是，以低音时，当为59分59秒时以高音报时。验证了本模块的逻辑功能正确。4.3.

33、6时段控制模块1、时段控制模块module sdkz(hl,hh,sk);input7:4 hh;input3:0 hl;output sk;reg sk;always(hh,hl) begin if(hh,hl=8h19) sk=1; else sk=0; endendmodule2、仿真波形：说明：当输入的是小时信号0-23时，可以看出上午05：00直到下午19：00路灯灭，其余时间路灯亮。验证了本模块的逻辑功能正确。4.3.7 连接各模块将以上各个模块先“打包”，再建立一个图形输入方式的顶层文件，在在其中把每个功能模块连接起来，如下图所示：此图为多功能数字钟的电路图，其中涵括了计时模块，

34、报时模块，控时模块，及校时模块，各模块间是用飞线连接的。多功能数字钟的仿真波形如下图所示：（1）校时校分功能 上图展现了多功能数字钟的校时校分，及部分时段控制功能，当时间为05小时路灯由亮转灭，则数字钟的这两项功能均是正确的。（2）时段控制功能 上图展现了多功能数字钟的报时功能当时间为59分51,53,55，57秒时报时器低音报时，另外此图也验证了数字钟的时段控制功能，当时间为18时事路灯由灭转亮。结合以上两幅图可知多功能数字钟的各项功能均是正确的。4.4 下载过程1、译码模块的介绍：由于提供的实验箱的七段显示器是扫描形式工作，需要进行译码以及选择扫描，先介绍该模块，如下图所示： 该模块由三部

35、分组成，包括一个8进制计数器，一个3-8数据选择器及七段显示。译码器： 该模块的工作方式：先由较快频率进行8进制计数构成3-8数据选择器的地址线A0，A1，A2然后进行选择，灯管A-H从右到左依次排列，最后将选中的管进行译码。最后将该模块连入最后的顶层文件中，即可进行下载工作。2、按键扫描模块介绍：由于试验箱提供的按键系统为4*4扫描矩阵，需将横向或纵向按键设置0或1，该模块只需要在顶层文件中接4个output出来接地，如图： 3、选择所用器件，在上方工具栏中选Assign/Device弹出设备对话框，在Device Family栏中选ACEX1K，把show fastes speed gra

36、des 项前面的勾去掉。在Device栏系列EP1K30TC144-3，点OK完成添加，如下图： 4分配输入，输出信号在器件上的引脚：选MAX+PLUS/Floorplan Edito进入版图编辑环境，如下图所示：5，引脚的分配表： 资源名称 资源信号 管脚号时钟 CLK154CLK255CLK3125数码管A8132B8133C8135D8136E8137F8138G88数码管选择器SEL010SEL112SEL213按键KEY082KEY183KEY286KEYS088KEYS189KEYS290KEYS391蜂鸣器FMQ78发光二极管LED0102LED1117LED2118LED311

37、9LED4120LED5121LED6130LED71314.5 总结报告本数字钟程序成功的实现了数字钟的各项功能，其最大的优点就是模块化的设计思想，将各功能进行分模块设计，这种设计方式使得数字钟的程序思路清晰，另外在调试各项功能时也易于进行。下面分述各个功能模块的优缺点：（1）计时模块，此模块主要是制作60进制和24进制的计数器。本程序是用if-else条件语句嵌套来描述的，此种描述法灵活多变具有一定的技巧性。本程序应当也可采用case语句，考虑到各种情况就可以；（2）校时校分模块本程序中用到的就是case语句，因为此项功能有校时和校分两种工作模式，用case语句模块描述思路清晰，具有较强的

38、可读性，当然这部分也可用句式灵活的if-else嵌套语句模块来描述；（3）报时模块，本项功能虽然实现了，但程序比较繁杂，不是很简略，本模块的一个难点即要考虑“多种条件同时满足”，当某一个固定的时间报时，然后还有高音低音的差别，可以考虑更简略的写法；（4）控时模块，本模块是用if条件语句块实现的，由于只有两种情况灯亮和灯灭，用if语句来描述是十分明智的。但具体到程序时其繁度还可以调整。5、设计总结5.1设计小结通过本次课程设计对EDA这门学科有了深如的学习，对电路也有了深入的学习，在适用多功能数字钟的设计过程中，主要做了两方面的设计：一 就是软件的设计。二是对电路的设计。在软件设计中本系统的软件

39、部分主要是利用Verilog HDL 语言来设计的，并用来实现多功能数字钟的所用功能。在设计中同样也有很多的困难主要是在程序仿真的时候很容易出现错误，但是这些困难我们都还是一一的解决了。这次设计中收获较大。5.2设计收获通过本次课程设计，我们在对EDA这门技术上有了更深刻的认识，也从实践中去感受到了EDA技术给我们设计带来的改变与进步。我们不仅基本掌握了QuartusII软件的使用，还对电子设计的思路有了更多的认识。通过对EDA设计中的TOP-DOWN设计方式的运用，体会到了对于一个大型系统的设计方案选取应从顶向下的设计思路，这与传统的至底向上的设计方式有很大改进，且设计效率得到大大提高。5.3设计改进由于时间仓促和我们自身水平有限，本设计在功能上也只是完成了一些基本功能。能力足够，时间充足的情况下还可以增加日历功能，使之能够显示年、月、日等；增加跑表功能，使之能对百分秒进行计数。6、致 谢本次课程设计我们遇到了许多问题，在老师的指